Міністерство освіти і науки України Національний університет “Львівська політехніка” Звіт До Лабораторної роботи №6 З дисципліни: «Комп'ютерні системи» Прийняв: ст. викладач Муляревич О.В. Львів 2018 Побудова функціональної схеми процесорів архітектури RISC CPU. МЕТА РОБОТИ Навчитись розробляти нові функціональні модулі з метою розширення функціонування базової архітектури процесорів RISC, що відповідає програмній моделі, а також створення функціональної схеми. Виконання лабораторної роботи Вибір варіанту: (14 mod 7) + 1 = 2 (MIPS line) Теоритичні відомості MIPS: Архітектура MIPS вперше була застосована в процесорі R2000 в 1985 р C тих пір вона зазнала ряд змін і зараз виготовляється в двох варіантах: 32- і 64-рарядном, MIPS32 і MIPS64, відповідно. В основі MIPS лежить Гарвардська архітектура і набір команд RISC. Конвеєр містить 5 рівнів (див. Рис. 1) і логічні схеми, що забезпечують ще до завершення обробки інструкції швидкий доступ до даних, які використовуються наступною інструкцією. Всі арифметичні і зсувні операції виконуються за один цикл. Для прискорення окремих процесів передбачені опціональні спеціалізовані розширення, в число яких входять MIPS16e, SmartMIPS, блок багатопотокових обчислень і модулі обробки сигналу і об'ємного зображення. Висока швидкодія MIPS32 частково досягається за рахунок використання високошвидкісних інтерфейсів пам'яті SRAM, кеш-контролерів з високою ефективністю і блоків розподілу пам'яті, а також наявності великого набору регістрів і прискорювачів, що виконують операції з плаваючою комою. Регістри діляться на два класи: стандартні загального призначення (РЗП) і додаткові для зберігання даних або використання в якості «тіньових» регістрів, які прив'язуються до контролера переривання, щоб зменшити час реакції на подію і час перемикання між програмним і апаратним забезпеченням. Рис.1 MIPS line Structure Хід виконання роботи: Розширив кількість операцій в блоці обчислень : Додав деякі прапорці в блоці обчислень та main.cpp: Зміни в кеші для інструкцій: Зміни в кеші для даних: Змінив назви сигналів в DECODE_BLOCK і EXEC_BLOCK: Рис.3 Функціональна схема RISC CPU Висновок: на даній лабораторній роботі я побудовав функціональну схему RISC CPU згідно програмної моделі.