Міністерство освіти і науки України Національний університет «Львівська політехніка»
Пояснювальна записка Курсової роботи з дисципліни „Дослідження і проектування спеціалізованих комп'ютерних систем” Підготував: ст. гр. KIМ-13 Булейко В.В. Перевірив: Трембач Б. Р. Львів 2016 Анотація У цій курсовій роботі проводиться проектування системи обміну пакетами даних та розробка її Verilog HDL-моделі засобами Qsys. Основою даного мікрокомп’ютера є мікропроцесор Nios II – 32-розрядний RISC мікропроцесор. Також потрібно спроектувати архітектуру системи обміну пакетами згідно варіанту з використанням мови апаратного опису Verilog HDL та середовища Qsys. Вибраний спосіб побудови моделі пристрою за допомогою цієї мови та інструментального засобу Quartus та Qsys забезпечує можливість швидкої модифікації архітектури. Зміст Завдання……………………………………………………………….. 4   Вступ…………………………………………………………………... 5  1. Середовище розробки Qsys………………………………………….. 7  1.1. Архітектура Qsys систем…………………………………………….. 7  1.2. Функції середовища Qsys……………………………………………. 10  2. Інтерфейс Avalon-MM………………………………………………... 11  2.1. Високорівневий опис………………………………………………… 12  2.2. Функції інтерфейсу…………………………………………………... 13  3. Інтерфейс Avalon-ST…………………………………………………. 19  3.1. Високорівневий опис………………………………………………… 19  3.2. Поєднання інтерфейсів Avalon-ST та Avalon-MM…………………. 20  4. Компоненти середовища Qsys……………………………………….. 22  4.1. Апаратна структура компонентів…………………………………… 23  4.2. Визначені користувачем компоненти……………………………….. 24  4.3. Організація файлів компонентів…………………………………….. 25  5. Розробка алгоритму…………………………………………………... 26  5.1. Аналіз завдання………………………………………………………. 26  5.2. Граф-схема алгоритму……………………………………………….. 27  5.3. Розробка елементів системи…………………………………………. 29  6. Результати роботи……………………………………………………. 31   Висновок………………………………………………………………. 32   Список використаних джерел……………………………………….. 33   Додатки………………………………………………………………... 34   Завдання Розробити систему обміну повідомленнями, доповнивши мікропроцесорну систему, зроблену у 5-ій лабораторній роботі, генератором чисел, співпроцесором та монітором. Дані та керуючі сигнали між генератором, співпроцесором і монітором мають передаватися засобами інтерфейсу Avalon-ST, розробленим компанією Altera. Зв'язок із системою, зробленою у 5-ій лабораторній роботі, має здійснюватися засобами інтерфейсу Avalon-MM. Генератор має передавати пакети розміром 36 байт. Вміст кожного байту пакету – порядковий номер цього байту в пакеті. Співпроцесор має додавати до вмісту кожного байту пакету порядковий номер попереднього пакету. Монітор має виконувати вивід вмісту останнього байту пакету на чотири семисегментні індикатори навчальної плати DE-0. Інтерфейс Avalon-ST має мати такі сигнали: Дані, розмір шини 8 біт; Сигнал початку пакету; Сигнал кінця пакету; Сигнал валідності передачі. Вступ Мета курсового проекту полягає в опануванні методів проектування вузлів мікропроцесорних систем на прикладі створення мікропроцесорних систем засобами Quartus та Qsys з використанням мови апаратного опису Verilog HDL, тестуванні роботи мікропроцесорної системи на апаратному рівні. Розроблюваний пристрій є різновидом мікрокомп’ютерів. Він містить усі стандартні пристрої, необхідні для реалізації цифрової системи мінімальної конфігурації, а саме — процесор, пам'ять команд, пам'ять даних, внутрішній тактовий генератор, асинхронний інтерфейс для відлагодження, монітор для виводу інформації. Основну увагу під час розробки системи обміну повідомленнями приділено проектуванню а...