Міністерство освіти та науки України Національний університет «Львівська політехніка» Звіт з лабораторної роботи №4 з дисципліни:« Основи проектування цифрових засобів на ПЛІС» на тему: «Розробка конвеєрного процесора»  Львів-2017 Тема: Розробка конвеєрного процесора. Мета роботи: розробити конвеєрний процесор. Постановка задачі: Для перетворення прототипу комбінаційної схеми в потокову структуру та отримання VHDL коду цієї процедури, зручно використовувати такі кроки: Створити блок-схему комбінаційної схеми та організувати її компоненти в вигляді каскадної послідовності. Визначити основні компоненти блок-схеми та оцінити тривалості їх виконання. Поділити послідовність компонентів на етапи, щоб тривалість етапів була приблизно рівною. Визначити дані й сигнали необхідні на кожному етапі опрацювання та вибрати ті, які надходять з інших етапів опрацювання. Розмістити регістри для зберігання даних й сигналів, які находять з інших етапів опрацювання. Завдання 5. a2 + b ∙ c - d2 Для реалізації конвеєрного обчислення потрібно поділити функцію на такі кроки: 1. a2 b ∙ c d2  2.  a2 + b ∙ c   3.  a2 + b ∙ c - d2    Для реалізації ітераційного обчислення потрібно поділити функцію на такі кроки: * +,-  1. a2   2. b ∙ c   3.  a2 + b ∙ c  4. d2   5. a2 + b ∙ c - d2   Cхема конвеєрного обчислення виразу / Рис. 1. Схема конвеєрного обчислення VHDL-код реалізації системи Оскільки схема була розроблена за допомогою вбудованих елементів Xilinx та створеного елемента IPCore, то VHDL-код був згенерований автоматично. Cхема неконвеєрного обчислення виразу / Рис. 2. Схема неконвеєрного обчислення VHDL-код реалізації системи Оскільки схема була розроблена за допомогою вбудованих елементів Xilinx та створеного елемента IPCore, то VHDL-код був згенерований автоматично. Порівняння результатів синтезу обох варіантів Результат синтезу схеми конвеєрного обчислення виразу: ========================================================================= * Design Summary * ========================================================================= Top Level Output File Name : l_sh.ngc Primitive and Black Box Usage: ------------------------------ # BELS : 860 # GND : 4 # INV : 1 # LUT1 : 15 # LUT2 : 112 # LUT3 : 30 # LUT4 : 86 # MULT_AND : 108 # MUXCY : 240 # XORCY : 264 # FlipFlops/Latches : 160 # FD : 48 # FDCE : 112 # Clock Buffers : 1 # BUFGP : 1 # IO Buffers : 52 # IBUF : 36 # OBUF : 16 Device utilization summary: --------------------------- Selected Device : 6vlx75tff484-3 Slice Logic Utilization: Number of Slice Registers: 160 out of 93120 0% Number of Slice LUTs: 244 out of 46560 0% Number used as Logic: 244 out of 46560 0% Slice Logic Distribution: Number of LUT Flip Flop pairs used: 404 Number with an unused Flip Flop: 244 out of 404 60% Number with an unused LUT: 160 out of 404 39% Number of fully used LUT-FF pairs: 0 out of 404 0% Number of unique control sets: 9 IO Utilization: Number of IOs: 53 Number of bonded IOBs: 53 out of 240 22% Specific Feature Utilization: Number of BUFG/BUFGCTRLs: 1 out of 32 3% --------------------------- Partition Resource Summary: --------------------------- No Partitions were found in this design. ---...