Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти та науки України
Національний університет “Львівська політехніка”
Кафедра ЕОМ
Лабораторна робота №1
З курсу „Мови опису апаратних засобів”
на тему:
“ Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc”
Тема роботи: Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc.
Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом.
Теоретична частина
Одним із світових лідерів в розробці систем автоматизованого проектування (САПР) для створення програмованих логічних інтегральних схем на базі мов описання апаратного забезпечення є корпорація Aldec Inc.
Структура Active-HDL базується на стандартному GUI-інтерфейсі. Загальний вигляд екрана при роботі з САПР Active-HDL:
Головними частинами Active-HDL є:
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:- файли опису пристрою,- використані в проекті бібліотеки,- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,- структуру проекту,
- сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
Перелік об'єктів проекту Modulator:
SineGenerator.vhd;
CosineGenerator.vhd;
sawgenerator.vhd;
multiplier.vhd;
modulator.bde;
modulator.tcl;
wave1.awf.
Перелік об'єктів створеного мною проекту Lab_1:
FlipFlop.vhd;
Counter.vhd;
Waveform1.awf;
Waveform2.awf.
Текст VHDL-опису D-тригера :
library IEEE;
use IEEE.std_logic_1164.all;
entity FlipFlop_ent is
port (
S: in std_logic;
R: in std_logic;
Q: out std_logic;
NQ: out std_logic
);
end FlipFlop_ent;
architecture FlipFlop of FlipFlop_ent is
begin
process(R,S)
begin
if R='1' and S='0' then
Q <= '0';
NQ <='1';
end if;
if R='0' and S='1' then
Q <= '1';
NQ <= '0';
end if;
end process;
end FlipFlop;
Текст VHDL-опису лічильника : library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Counter_ent is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(3 downto 0)
);
end Counter_ent;
architecture Counter of Counter_ent is
begin
process (CLK, RST)
variable Qint: STD_LOGIC_VECTOR (3 downto 0);
begin
if RST='1' then
Qint := "0000";
else
if CLK'event and CLK='1' then
if Qint<9 then
Qint:=Qint+1;
else
Qint:="0000";
end if;
end if;
end if;
Q <= Qint;
end process;
end Counter;
Висновок: виконуючи дану лабораторну роботу, я ознайомився з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчив структуру VHDL-проекту, навчився працювати з засобами управління проектом.