Синтез простого пристрою за допомогою пакету Sinplify.. Лабораторна робота з Теорія і проектування комп’ютерних систем та мереж. Робота № 200962

Синтез простого пристрою за допомогою пакету Sinplify.

Інформація про навчальний заклад

ВУЗ:

Національний університет Львівська політехніка

Інститут:

Не вказано

Факультет:

Не вказано

Кафедра:

Електронні обчислювальні машини

Інформація про роботу

Рік:

2015

Тип роботи:

Лабораторна робота

Предмет:

Теорія і проектування комп’ютерних систем та мереж

Група:

КСМ-5

Завантажити

Частина тексту файла (без зображень, графіків і формул):

Міністерство освіти І науки України національний університет “Львівська політехніка” Кафедра ЕОМ EMBED Word.Picture.8 Теорія і проектування комп’ютерних систем. Звіт по лабораторній роботі №4. “Синтез простого пристрою за допомогою пакету Sinplify.” Виконав: студент групи КСМ - 5 ЛЬВІВ – 2004 Мета роботи: Викорастовуючи VHDL-код розробленого у проведених раніше лабораторних роботах пристрою синтезувати Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегрованих Схем (ПЛІС) різних фірм-виробників. Результати роботи: Рис. 1. Схема суматора створена за допомогою пакету Synplify. Результати синтезу кристалу фірми Xilinx (Target: 4000XLA 4013xlabg256-07) Performance Summary ******************* Worst slack in design: 3.246 Requested Estimated Requested Estimated Clock Starting Clock Frequency Frequency Period Period Slack Type --------------------------------------------------------------------------------------------- CLK 100.0 MHz 148.1 MHz 10.000 6.754 3.246 inferred I/O Register bits: 0 Register bits not including I/Os: 36 Logic Mapping Summary: FMAPs: 12 of 1152 (2%) HMAPs: 0 of 576 (0%) Total packed CLBs: 18 of 576 (4%) (Packed CLBs is determined by the larger of three quantities: Registers / 2, HMAPs, or FMAPs / 2.) Для наведеного прикладу частота складає 148.1MHz, затрати обладняння 18 CLB. Результати синтезу кристалу фірми Altera (Target: FLEX10K EPF10K10A TC100 -1) Performance Summary ******************* Worst slack in design: -0.880 Requested Estimated Requested Estimated Clock Starting Clock Frequency Frequency Period Period Slack Type ---------------------------------------------------------------------------------------------- CLK 100.0 MHz 91.9 MHz 10.000 10.880 -0.880 inferred ======================================================================= Logic resources: 37 LCs of 576 ( 6%) Number of Nets: 89 Number of Inputs: 205 Register bits: 36 EABs: 0 (0% of 3) I/O cells: 38 Для наведеного прикладу частота складає 91.9MHz, затрати обладняння 37 LCs. Висновок: Виконуючи дану лабораторну роботу я синтезував Спеціалізовану Велику Інтегральну Схему (СВІС) на основі Програмованих Логічних Інтегрованих Схем (ПЛІС) різних фірм-виробників (Xilinx i Altera ).

Лабораторна робота Теорія і проектування комп’ютерних систем та мереж

2015

Коментарі

Ви не можете залишити коментар. Для цього, будь ласка, або зареєструйтесь.

Ділись своїми роботами та отримуй миттєві бонуси!

поділитись