Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет „Львівська політехніка”
Кафедра «Захисту інформації»
Звіт
Про виконання лабораторної роботи №1
На тему: «ВИВЧЕННЯ ОСНОВНИХ ПРИНЦИПІВ РОБОТИ
В СЕРЕДОВИЩІ СИСТЕМНОГО РЕДАКТОРА
САПР ПЛІС ALDEC RIVIERA 2004»
Мета: Ознайомитись з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004 на мові VHDL. Намалювати схему і скласти таблицю істинності для логічного елементу OR з двома входами.
ТЕОРЕТИЧНІ ВІДОМОСТІ
- схема логічного елементу OR (y=x1+x2).
- таблиця істиностей логічного елемента OR.
ПРОГРАМА
library IEEE, std;
use IEEE.std_logic_1164.all,std.all;
entity my is
port(x1,x2:in std_logic; y:out std_logic:='0');
end entity;
architecture one of my is
begin
p:process(x1,x2)
begin
y <=x1 or x2;
end process;
end architecture one;
ЧАСОВІ ДІАГРАМИ
Висновок:
Виконавши дану лабораторну роботу, я ознайомився з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004 на мові VHDL, а також намалював схему і склав таблицю істинності для логічного елементу OR з двома входами.