DevioLabавтоматичне керування капіталом
ПРАЦЮЄ 24/7
КРИПТОВАЛЮТИ · АКЦІЇ · 10 БІРЖ

Портфель, який керується автоматично

DevioLab підбирає стратегії, відстежує ринки та автоматизує купівлю і продаж активів. Кількість доступних криптовалют, акцій і торгових можливостей зростає щодня.

10підключених біржCrypto + Stocksв одному портфелі24/7автоматичний контроль

Вивчення основних принципів роботи в середовищі системного редактора САПР ПЛІС Aldec Riviera 2004

Інформація про навчальний заклад

ВУЗ:
Національний університет Львівська політехніка
Інститут:
Інститут комп’ютерних технологій, автоматики та метрології
Факультет:
Комп’ютерні науки
Кафедра:
Захист інформації

Інформація про роботу

Рік:
2012
Тип роботи:
Звіт
Предмет:
Захист інформації
Група:
ЗІД-12
Коротко про документ

Про що ця робота

У звіті досліджено принципи роботи в середовищі САПР Aldec Riviera 2004 з використанням мови VHDL. Описано процес проектування та моделювання логічного елемента OR.

У роботі розглядаються

  • САПР Aldec Riviera 2004
  • Мова VHDL
  • Проектування цифрових пристроїв
  • Логічний елемент OR
  • Системний редактор ПЛІС
  • Моделювання та часові діаграми

Зміст і розділи

  1. Мета
  2. Теоретичні відомості
  3. Програма
  4. Часові діаграми
  5. Висновок
Для кого:Студенти технічних спеціальностей вищих навчальних закладів, які вивчають САПР та програмування ПЛІС.
Викладачі:Будз Б.Д.

Ключові поняття

Aldec Riviera 2004VHDLСАПРПЛІСЛогічний елементТаблиця істинностіМоделюванняЧасові діаграмиПроцес

Частина тексту файла (без зображень, графіків і формул):

Міністерство освіти і науки України Національний університет „Львівська політехніка” Кафедра «Захисту інформації»  Звіт Про виконання лабораторної роботи №1 На тему: «ВИВЧЕННЯ ОСНОВНИХ ПРИНЦИПІВ РОБОТИ В СЕРЕДОВИЩІ СИСТЕМНОГО РЕДАКТОРА САПР ПЛІС ALDEC RIVIERA 2004» Мета: Ознайомитись з основними відомостями проектування і моделювання вузлів та блоків в середовищі САПР Aldec Riviera 2004 на мові VHDL. Намалювати схему і скласти таблицю істинності для логічного елементу OR з двома входами. ТЕОРЕТИЧНІ ВІДОМОСТІ - схема логічного елементу OR (y=x1+x2). - таблиця істиностей логічного елемента OR. ПРОГРАМА library IEEE, std; use IEEE.std_logic_1164.all,std.all; entity my is port(x1,x2:in std_logic; y:out std_logic:='0'); end entity; architecture one of my is begin p:process(x1,x2) begin y <=x1 or x2; end process; end architecture one; ЧАСОВІ ДІАГРАМИ   Висновок:
Допоможи студентському архіву

Ми допомогли тобі — допоможи наступному студенту

Файл ще не обрано

Оголошення від адміністратора

Антиботан аватар за замовчуванням

Подякувати Студентському архіву довільною сумою

Admin

26.02.2023 12:38

Дякуємо, що користуєтесь нашим архівом!