Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки України
Національний університет „Львівська політехніка”
Кафедра ЕОМ
Лабораторна робота №1
з дисципліни: "Моделювання комп'ютерних систем"
Варіант 20
2017
Вивчення інтегрованого середовища автоматизованого проектування Active-HDL фірми Aldec Inc
Мета роботи: ознайомитись з принципами автоматизованого проектування ПЛІС за допомогою пакету Active-HDL, вивчити структуру VHDL-проекту, навчитися працювати з засобами управління проектом.
Теоретична частина
Одним із світових лідерів в розробці систем автоматизованого проектування (САПР) для створення програмованих логічних інтегральних схем на базі мов описання апаратного забезпечення є корпорація Aldec Inc.
Структура Active-HDL базується на стандартному GUI-інтерфейсі.
Головними частинами Active-HDL є:
Design Browse
вікно перегляду проекту, призначене для для відображення інформації про складові елементи (компоненти) проекту:- файли опису пристрою,- використані в проекті бібліотеки,- допоміжні файли проекту, до яких належать макроси та скрипт-файли, файли результатів симуляції роботи пристрою, допоміжні текстові файли,- структуру проекту,- сигнали та змінні, декларовані в проекті.
HDL Editor
редактор HDL-тексту з можливістю відображення заданих синтаксичних конструкцій мови різними кольорами; завдяки інтеграції редактора із симулятором компонент дозволяє виконувати зручне покрокове відлагодження пристрою і швидко виявляти помилки.
Console
вікно призначене для інтерактивного виводу текстової інформації, зокрема повідомленнь середовища; компонент також призначений для вводу команд середовища (Active-HDL commands).
Waveform Editor
редактор, призначений для графічного відображення та редагування результатів симуляції - часових діаграм.
Language Assistant
компонент є зручним засобом, який дозволяє розробнику використовувати бібліотеку шаблонів опису стандартних примітивних конструкцій та функціональних блоків; Language Assistant дозволяє розміщувати вибрані шаблони безпосередньо в редагованому файлі та створювати свої власні шаблони.
Файл Flip-Flop.vhd :
-- Design unit header --
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_signed.all;
use IEEE.std_logic_unsigned.all;
entity \Flip-Flop\ is
port(
R : in STD_LOGIC;
S : in STD_LOGIC;
NQ : out STD_LOGIC;
Q : out STD_LOGIC
);
end \Flip-Flop\;
architecture \Flip-Flop\ of \Flip-Flop\ is
begin
end \Flip-Flop\;
Файл Counter.vhd :
library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity Counter is
port(
CLK : in STD_LOGIC;
RST : in STD_LOGIC;
Q : out STD_LOGIC_VECTOR(0 to 3)
);
end Counter;
--}} End of automatically maintained section
architecture Counter of Counter is
begin
-- enter your statements here --
end Counter;
Об’єкти проекту Modulator :
Modulator:
entity Modulator is
port(
CosEnable : in bit;
CosFreq : in integer;
SawEnable : in bit;
SawFreq : in integer;
SinEnable : in bit;
SinFreq : in integer;
clk : in bit;
OUTPUT : out real
);
end Modulator;
CosineGenerator:
entity CosineGenerator is
port (
CLK: in bit;
CosEnable: in bit;
CosFreq: in integer;
COS1: out real :=0.0
);
end CosineGenerator;
Sawgenerator:
entity SawGenerator is
port (
CLK: in bit;
SawEnable: in bit;
SawFreq: integer;
SAW1: out real :=0.0
);
end SawGenerator;
Multiplier:
entity Multiplier is
port (
clk: in bit;
IN1: in real;
IN2: in real;
IN3: in real;
OUT1: out real :=0.0
);
end Multiplier;
CosineGenerator:
entity SineGenerator is
port (
CLK: in bit;
SinEnable: in bit;
SinFreq: integer;
SIN1: out real :=0.0
);
end SineGenerator;
Висновок
Під час лабораторної роботи я ознайомився з інтегрованим середовищем пакету Active-HDL, вивчив структуру VHDL-проекту, навчився працювати з засобами управління проектом.