Міністерство освіти і науки України Національний університет «Львівська Політехніка» Кафедра ЕОМ / ЗВІТ до лабораторної роботи №3 з дисципліни «Моделювання комп’ютерних систем» на тему Моделювання інерційної та транспортної затримок часу Мета роботи: Навчитися описувати інерційну та транспортну затримки часу за допомогою Active-HDL, з'ясувати принципові відмінності між ними. Теоретична частина Інерційна затримка є типовою для більшості реальних систем, в зв'язку з чим у VHDL ця модель використовується за замовчуванням. Оператор after автоматично вважає затримку інерційною, тому ключове слово inertial є необов'язковим. Характерною властивістю моделі цієї затримки є те, що дві послідовних зміни вхідного сигналу будуть проігноровані, якщо час між ними коротше, ніж задана затримка. Для опису поведінки деяких пристроїв інерційна затримка непридатна. Прикладом може бути лінія передачі. Транспортування сигналів по лінії передачі відбувається без будь-яких змін, отже затримка в цьому випадку називається транспортною. Для того, щоби відрізнити її від інерційної затримки, прийнятої у VHDL за замовчуванням, використовується ключове слово transport, яке вказується перед описом значення затримки. Моделі інерційної і транспортної затримки є достатніми для опису довільної фізичної системи. Вони мають наступні головні подібності та відмінності: Інерційна затримка Транспортна затримка  є затримкою за замовчуванням у VHDL і не вимагає ніяких додаткових декларацій вимагає використання ключового слова transport  не поширює імпульси, коротші ніж задана затримка поширює всі зміни вхідного сигналу, незалежно від того, як швидко і як часто вони відбуваються  описується за допомогою оператора after після якого вказується значення часу  може застосовуватись до сигналів довільного типу  Порядок виконання роботи: Створити новий проект в Active-HDL. Описати інтерфейс (entity) та архітектуру (architecture) для наступної схеми (вхідний порт - це 3-розрядний вектор X, вихідний порт - сигнал Y, сигнали A, B, C, D, E, F використовуються як проміжні): / Для всіх елементів схеми задати часові затримки: для інвертора 5 ns, для решти логічних елементів 10 ns. Промоделювати роботу схеми (в якості стимуляторів використовувати лічильники (Counters) з відповідним періодом перерахунку) при тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів, при тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів. Порівняти отримані часові діаграми. Замінити інерційні затримки на транспортні. Промоделювати роботу схеми при тривалості вхідних сигналів, більшої за інерційну затримку логічних елементів, при тривалості вхідних сигналів, меншої за інерційну затримку логічних елементів. Порівняти отримані часові діаграми. Підготувати звіт до захисту. Код програми: library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; entity time is port( X0 : in STD_LOGIC; X1 : in STD_LOGIC; X2 : in STD_LOGIC; Y : out STD_LOGIC ); end time; architecture time of time is signal A : STD_LOGIC; signal B : STD_LOGIC; signal C : STD_LOGIC; signal D : STD_LOGIC; signal E : STD_LOGIC; signal F : STD_LOGIC; begin D <= C and B after 10 ns ; A <= not(X0) after 5 ns ; Y <= not(E and F)after 10 ns ; C <= not(X2 or A)after 10 ns ; B <= X1 or A after 10 ns ; E <= not(X2 xor C)after 10 ns ; F <= D xor B after 10 ns ; end time; / Рис.1 Імпульс коротший ніж задана затримка / Рис.2 Імпульс довший ніж задана затримка / Рис.3 Імпульс коротший ніж задана транспортна затримка / Рис.4 Імпульс довший ніж задана транспортна затримка. Висновок. На даній лабораторній роботі я вивчив методи опису поведінки об’єктів за допомогою архітектур та процесів, шляхи застосування оператора case навчився моделювати поведінку об’єктів у Active-HDL.