Міністерство освіти і науки Національний університет „Львівська політехніка” Кафедра EОМ Звіт з лабораторної роботи № 2 з дисципліни: “ Основи проектування цифрових засобів на ПЛІС ” на тему: “РОЗРОБКА СПЕЦІАЛІЗОВАНОГО ПЕРЕМНОЖУВАЧА. ЧАСТИНА 1 ” Прийняв: Цигилик Л. О. Львів 2018 Мета роботи: Проектування та перевірка роботи перемножувача двійкових чисел та спеціалізованого перемножувача на константу. Хід роботи 1. Викликаємо Помічник створення нового елемента (New Source Wizard) -> IP (CORE Generator & Architecture Wizard) і задаємо ім'я файлу: Рис.1. Створення нового елемента. 2. Вибираємо необхідне для проекту IP-ядро з цілого переліку готових IP-ядер і виконуємо налаштування згідно інструкцій Помічника: Рис.2. Вибір ІР-ядра перемножувача. Рис.3. Вікно конфігурування перемножувала в Генераторі системних IP-ядер. 3. Далі викликаємо функцію Project - New Source і в діалоговому вікні створення нових модулів проекту вибрати форму подання файлу верхнього рівня проекту (Schematic) як це показано на наступному рисунку. Рис.4. Створення нового модуля проекту. 4. Створюємо умовні графічні позначення створених нами описів перемножувачів. З допомогою вкладки AddSymbol, яка містить список графічних компонентів, розбитих на групи, як зображено на наступному рисунку. Вибрати графічні символи створених нами компонентів та розмістити їх на схемі. Рис. 5. Реалізована схема. Ї Рис. 2. Функціональна схема. Рис. 3. Технологічна схема. Рис. 4. Часова діаграма. VHDL код TestBench : LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.numeric_std.ALL; LIBRARY UNISIM; USE UNISIM.Vcomponents.ALL; ENTITY SSV_ALL_SSV_ALL_sch_tb IS END SSV_ALL_SSV_ALL_sch_tb; ARCHITECTURE behavioral OF SSV_ALL_SSV_ALL_sch_tb IS COMPONENT SSV_ALL PORT(SSV_PROD : OUT STD_LOGIC_VECTOR (15 DOWNTO 0); SSV_mPROD : OUT STD_LOGIC_VECTOR (15 DOWNTO 0); XLXN_5 : OUT STD_LOGIC_VECTOR (15 DOWNTO 0); SSV_A : IN STD_LOGIC_VECTOR (7 DOWNTO 0); SSV_B : IN STD_LOGIC_VECTOR (7 DOWNTO 0) ); END COMPONENT; SIGNAL SSV_PROD : STD_LOGIC_VECTOR (15 DOWNTO 0); SIGNAL SSV_mPROD : STD_LOGIC_VECTOR (15 DOWNTO 0); SIGNAL XLXN_5 : STD_LOGIC_VECTOR (15 DOWNTO 0); SIGNAL SSV_A : STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL SSV_B : STD_LOGIC_VECTOR (7 DOWNTO 0); constant clk_c : time :=50 ns; BEGIN UUT: SSV_ALL PORT MAP( SSV_PROD => SSV_PROD, SSV_mPROD => SSV_mPROD, XLXN_5 => XLXN_5, SSV_A => SSV_A, SSV_B => SSV_B ); tb : PROCESS BEGIN SSV_A <="00000001"; SSV_B <="00000001"; wait for clk_c; SSV_A <="00000011"; SSV_B <="00000010"; wait for clk_c; SSV_A <="00000111"; SSV_B <="00000100"; wait for clk_c; SSV_A <="00001111"; SSV_B <="00000101"; wait for clk_c; SSV_A <="00011111"; SSV_B <="00000110"; wait for clk_c; SSV_A <="11111111"; SSV_B <="00000111"; wait for clk_c; END PROCESS; END; Таблиця використаих ресурсів Висновок: На лабораторній роботі я навчився проектувати та робити перемножувач двійкових чисел.