У роботі розглядаються
- Цифрова обробка сигналів
- FIR фільтри
- Проектування на ПЛІС
- VHDL
- Моделювання схем
- Синтез цифрових систем
Звіт з лабораторної роботи № 5 з дисципліни «Основи проектування цифрових засобів на ПЛІС»
Інформація про навчальний заклад
ВУЗ:
Національний університет Львівська політехніка
Інститут:
Інститут комп’ютерних наук та інформаційних технологій
Факультет:
КН
Кафедра:
Кафедра електронних обчислювальних машин
Інформація про роботу
Рік:
2026
Тип роботи:
Звіт до лабораторної роботи
Предмет:
Основи проектування цифрових засобів на ПЛІС
Група:
КН-1
Коротко про документ
Про що ця робота
У звіті розглядається розробка цифрового нерекурсивного FIR-фільтра за допомогою мови VHDL. Описано створення компонентів, синтез і моделювання роботи цифрового фільтра.
Зміст і розділи
- Хід роботи
- VHDL-реалізація першого перемножувача
- VHDL-реалізація другого перемножувача
- Реалізація схеми CIX фільтру
- Часові діаграми моделювання
- VHDL-код тестового стенду
- Виконання синтезу і імплементування
- Створення IP ядра FIR фільтра
- Висновок
Для кого:Студенти технічних спеціальностей, які вивчають проектування цифрових пристроїв та систем на ПЛІС.
Викладачі:Цигилик Л. О.
Ключові поняття
ПЛІСVHDLперемножувачтестовий стендсинтезімплементаціяIP-ядрочасові діаграми
Частина тексту файла (без зображень, графіків і формул):
Міністерство освіти і науки
Національний університет „Львівська політехніка”
Кафедра EОМ
Звіт
з лабораторної роботи № 5
з дисципліни: “ Основи проектування цифрових засобів на ПЛІС ”
на тему: “ РОЗРОБКА ЦИФРОВОГО НЕРЕКУРСИВНОГО СІХ (FIR) ФІЛЬТРА ”
Прийняв:
Цигилик Л. О.
Львів
2018
Тема: Розробка цифрового нерекурсивного CIX (FIR) фільтра.
Мета роботи: Розробити цифровий нерекурсивний СІХ (FIR) фільтр.
Завдання: розробити цифровий нерекурсивний СІХ (FIR) фільтр.
Варіант 23. 113, 98, 98
Хід роботи
Переведемо задані числа у двійкову систему числення та можливості оптимізуємо їх:
11310 -> 11100012 -> 100100012
9810 -> 11000102
VHDL-реалізація першого перемножувача
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity SSV_mod1 is
Port ( SSV_A : in STD_LOGIC_VECTOR (7 downto 0);
SSV_Res : out STD_LOGIC_VECTOR (15 downto 0));
end SSV_mod1;
architecture Behavioral of SSV_mod1 is
signal ssv_prod, ssv_p7, ssv_p6, ssv_p5, ssv_p4, ssv_p3, ssv_p2, ssv_p1 ,ssv_p0 : unsigned (15 downto 0);
begin
ssv_p0 <="00000000" & unsigned (SSV_A) & "";
ssv_p4 <="0000" & unsigned (SSV_A) & "0000";
ssv_p7 <="0" & unsigned (SSV_A) & "0000000";
ssv_prod <= ssv_p0 +ssv_p7-ssv_p4;
ssv_Res <= std_logic_vector (ssv_prod);
end Behavioral;
VHDL-реалізація другого перемножувача
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity SSV_mod2 is
Port ( SSV_A : in STD_LOGIC_VECTOR (7 downto 0);
SSV_Result : out STD_LOGIC_VECTOR (15 downto 0));
end SSV_mod2;
architecture Behavioral of SSV_mod2 is
signal ssv_prod, ssv_p7, ssv_p6, ssv_p5, ssv_p4, ssv_p3, ssv_p2, ssv_p1 ,ssv_p0 : unsigned (15 downto 0);
begin
ssv_p1 <="0000000" & unsigned (SSV_A) & "0";
ssv_p5 <="000" & unsigned (SSV_A) & "00000";
ssv_p6 <="00" & unsigned (SSV_A) & "000000";
ssv_prod <= ssv_p1 +ssv_p5+ssv_p6;
ssv_Result <= std_logic_vector (ssv_prod);
end Behavioral;
Реалізація схеми CIX фільтру
Часові діаграми моделювання СІХ фільтра
VHDL-код тестового стенду
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
LIBRARY UNISIM;
USE UNISIM.Vcomponents.ALL;
ENTITY SSV_S_SSV_S_sch_tb IS
END SSV_S_SSV_S_sch_tb;
ARCHITECTURE behavioral OF SSV_S_SSV_S_sch_tb IS
COMPONENT SSV_S
PORT( SSV_A : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
CE : IN STD_LOGIC;
CLK : IN STD_LOGIC;
CLR : IN STD_LOGIC;
R : OUT STD_LOGIC_VECTOR (15 DOWNTO 0));
END COMPONENT;
SIGNAL SSV_A : STD_LOGIC_VECTOR (7 DOWNTO 0):=x"01";
SIGNAL CE : STD_LOGIC:='1';
SIGNAL CLK : STD_LOGIC:='0';
SIGNAL CLR : STD_LOGIC:='0';
SIGNAL R : STD_LOGIC_VECTOR (15 DOWNTO 0);
BEGIN
UUT: SSV_S PORT MAP(
SSV_A => SSV_A,
CE => CE,
CLK => CLK,
CLR => CLR,
R => R
);
clk_process : PROCESS
BEGIN
CLK <='0';
WAIT FOR 10 ns;
CLK <= '1';
WAIT FOR 10 ns;
END PROCESS;
data_change_process : PROCESS
VARIABLE I : INTEGER;
BEGIN
--WAIT FOR 10 ns;
for i in 0 to 3 loop
WAIT FOR 10 ns;
SSV_A <= conv_std_logic_vector(conv_integer(SSV_A) + 1,8);
WAIT FOR 10 ns;
end loop;
for i in 0 to 5 loop
SSV_A<="00000000";
wait for 20 ns;
end loop;
--gvv_a<='0'
for i in 0 to 3 loop
WAIT FOR 10 ns;
SSV_A <= conv_std_logic_vector(conv_integer(SSV_A) + 2,8);
WAIT FOR 10 ns;
end loop;
for i in 0 to 5 loop
SSV_a<="00000000";
wait for 20 ns;
end loop;
END PROCESS;
tb : PROCESS
BEGIN
WAIT; -- will wait forever
END PROCESS;
END;
Часові діаграми моделювання подачі на цифровий фільтр дельта функції
Виконання синтезу і імплементування всього проекту:
Створення символу (умовного графічного позначення (УГП)) створеного нами компонента (СІХ фільтра):
Створення IP ядра FIR фільтра Project -> New Source типу IP(CORE Generator & Architecture Wizard).Вибираємо необхідне для проекту IP-ядро з цілого переліку готових IP-ядер і виконуємо налаштування згідно інструкцій Помічника. Вікно конфігурування IP ядра (етап 1):
Вікно конфігурування IP ядра (етап 2):
Редагування символу згенерованого Генератором ядер та символи створених нами компонентів та їх сполучення у вікні схемного редактора :
Часові діаграми роботи розроблених компонентів
Висновок: на даній лабораторній роботі я навчився розробляти цифровий нерекурсивний СІХ (FIR) фільтр.
Допоможи студентському архіву
Ми допомогли тобі — допоможи наступному студенту
Оголошення від адміністратора
Подякувати Студентському архіву довільною сумою
Admin
26.02.2023 12:38
Дякуємо, що користуєтесь нашим архівом!