Міністерство освіти і науки України Національний університет «Львівська Політехніка» Кафедра ЕОМ / ЗВІТ до лабораторної роботи №8 з дисципліни «Моделювання комп’ютерних систем» на тему : Використання блок-діаграм для декомпозиції складних пристроїв в САПР Active-HDL  Мета роботи: Навчитися використовувати блок-діаграми (Block Diagrams) для декомпозиції складних об'єктів на структурні складові. Отримати навички застосування констант generic для проектування структурних елементів. Розробити модель 8-розрядного 7-сегментного індикатора. Теоретична частина Постановка задачі Створити блок - генератор сигналів для 8-розрядного 7-сегментного індикатора. Декодер розряду індикатора та паралельний регістр (моделі яких було розроблено в лабораторних роботах №2 і №5) мають входити до проекту як структурні складові. Інтерфейс генератора сигналів містить: вхідний 32-розрядний порт Х типу std_logic_vector (31 downto 0), на який у двійково-десятковій формі подається 8-розрядне десяткове число (на кожний десятковий розряд по 4 двійкові розряди); вхідний порт WE типу std_logic, подання '1' на який дозволяє запис у проміжний регістр блоку; сигнал синхронізації CLK типу std_logic, вісім 7-розрядних вихідних портів LCD7 … LCD0 типу std_logic_vector (6 downto 0), що підключаються безпосередньо до відповідних розрядів 7-сегментного індикатора. VHDL код схеми генератора : library IEEE; use IEEE.std_logic_1164.all; entity generator is port( CLK : in STD_LOGIC; WE : in STD_LOGIC; X : in STD_LOGIC_VECTOR(31 downto 0); LCD0 : out STD_LOGIC_VECTOR(6 downto 0); LCD1 : out STD_LOGIC_VECTOR(6 downto 0); LCD2 : out STD_LOGIC_VECTOR(6 downto 0); LCD3 : out STD_LOGIC_VECTOR(6 downto 0); LCD4 : out STD_LOGIC_VECTOR(6 downto 0); LCD5 : out STD_LOGIC_VECTOR(6 downto 0); LCD6 : out STD_LOGIC_VECTOR(6 downto 0); LCD7 : out STD_LOGIC_VECTOR(6 downto 0) ); end generator; architecture generator of generator is component DC0 port ( Y0 : in STD_LOGIC_VECTOR(3 downto 0); LCD0 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC1 port ( Y1 : in STD_LOGIC_VECTOR(3 downto 0); LCD1 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC2 port ( Y2 : in STD_LOGIC_VECTOR(3 downto 0); LCD2 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC3 port ( Y3 : in STD_LOGIC_VECTOR(3 downto 0); LCD3 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC4 port ( Y4 : in STD_LOGIC_VECTOR(3 downto 0); LCD4 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC5 port ( Y5 : in STD_LOGIC_VECTOR(3 downto 0); LCD5 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC6 port ( Y6 : in STD_LOGIC_VECTOR(3 downto 0); LCD6 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DC7 port ( Y7 : in STD_LOGIC_VECTOR(3 downto 0); LCD7 : out STD_LOGIC_VECTOR(6 downto 0) ); end component; component DM port ( C : in STD_LOGIC_VECTOR(31 downto 0); CLK : in STD_LOGIC; Y0 : out STD_LOGIC_VECTOR(3 downto 0); Y1 : out STD_LOGIC_VECTOR(3 downto 0); Y2 : out STD_LOGIC_VECTOR(3 downto 0); Y3 : out STD_LOGIC_VECTOR(3 downto 0); Y4 : out STD_LOGIC_VECTOR(3 downto 0); Y5 : out STD_LOGIC_VECTOR(3 downto 0); Y6 : out STD_LOGIC_VECTOR(3 downto 0); Y7 : out STD_LOGIC_VECTOR(3 downto 0) ); end component; component parvreg port ( CLK : in STD_LOGIC; RE : in STD_LOGIC; WE : in STD_LOGIC; X : in STD_LOGIC_VECTOR(31 downto 0); C : out STD_LOGIC_VECTOR(31 downto 0) ); end component; signal RE : STD_LOGIC; signal C : STD_LOGIC_VECTOR (31 downto 0); signal Y0 : STD_LOGIC_VECTOR (3 downto 0); signal Y1 : STD_LOGIC_VECTOR (3 downto 0); signal Y2 : STD_LOGIC_VECTOR (3 downto 0); signal Y3 : STD_LOGIC_VECTOR (3 downto 0); signal Y4 : STD_LOGIC_VECTOR (3 downto 0); signal Y5 : STD_LOGIC_VECTOR (3 downto 0); signal Y6 : STD_LOGIC_VECTOR (3 downto 0); ...